仿真的目的是在軟件環(huán)境下，驗證電路的行為和設(shè)想中的是否一致。使用Modelsim仿真工具進(jìn)行操作，Modelsim需要和Quartus II建好關(guān)聯(lián)！
建立 Quartus II 和 modelsim 的聯(lián)系
① 完成上述工作之后需要在 Quartus II 中設(shè)置 modelsim 路徑，Quartus II 菜單Tools ——>General——>EDA Tool Options，進(jìn)行相關(guān)設(shè)置，如modelsim：C:\Modeltech_6.3g\win32 如圖2所示。
modelsim功能仿真步驟
一、啟動軟件
建立文件夾，在modelsim中選file下的change directory，在其中的choose folder對話框中設(shè)置目錄路徑。
二、建立工程
選file 的new下面的project，在project name中填寫項目名字。
項目名最好與頂層文件名一致。
project location 是工作目錄，可自己選擇。
default library name可直接采用默認(rèn)的work，如此，workspace窗口中的library中就會出現(xiàn)work庫。
三、為工程添加文件
選擇add exsiting file后，根據(jù)相應(yīng)提示將文件添加打牌projcet中，包括設(shè)計頂層文件.v以及測試向量文件.v/.vt。
四、編譯文件
compile中的compile all。
五、裝載文件
選擇library中的work里面的測試向量文件，點(diǎn)擊simulate下的start simulation。
六、開始仿真
在workspace下的sim中，選擇測試向量，右擊，選add中的add to wave，然后在simulate中選擇run all。
七、退出仿真
simulate中的end simulation。
注:
1 亦可不添加testbench，開始的步驟均同上，在裝載文件時，選中設(shè)計文件，在sim中點(diǎn)add 里面的add to wave。
直接對輸入信號編輯測試波形（右擊要編輯的信號，選中create wave），然后點(diǎn)擊run里面的run all。
2 在modelsim中直接寫testbench。
先在file中選中new里面的source，則在菜單欄里面會出現(xiàn)一個source欄目，在source底下勾選show language templates，則會出現(xiàn)該加載項，雙擊其中的create testbench，會出現(xiàn)一個create testbench wizard，在work中選中設(shè)計文件，再點(diǎn)擊next，可以指定testbench名及要編譯到的庫等，默認(rèn)即可，點(diǎn)擊finish后自己添加內(nèi)容就ok了。保存文件后綴為.v.
完了之后同前步驟將testbench文件編譯到工作庫里面即可。
Modelsim的仿真分為前仿真和后仿真，下面先具體介紹一下兩者的區(qū)別。
1 前仿真
前仿真也稱為功能仿真，主旨在于驗證電路的功能是否符合設(shè)計要求，其特點(diǎn)是不考慮電路門延遲與線延遲，主要是驗證電路與理想情況是否一致�？删C合FPGA代碼是用RTL級代碼語言描述的，其輸入為RTL級代碼與Testbench.
2 后仿真
后仿真也稱為時序仿真或者布局布線后仿真，是指電路已經(jīng)映射到特定的工藝環(huán)境以后，綜合考慮電路的路徑延遲與門延遲的影響，驗證電路能否在一定時序條件下滿足設(shè)計構(gòu)想的過程，是否存在時序違規(guī)。其輸入文件為從布局布線結(jié)果中抽象出來的門級網(wǎng)表、Testbench和擴(kuò)展名為SDO或SDF的標(biāo)準(zhǔn)時延文件。SDO或SDF的標(biāo)準(zhǔn)時延文件不僅包含門延遲，還包括實(shí)際布線延遲，能較好地反映芯片的實(shí)際工作情況。一般來說后仿真是必選的，檢查設(shè)計時序與實(shí)際的FPGA運(yùn)行情況是否一致，確保設(shè)計的可靠性和穩(wěn)定性。選定了器件分配引腳后在做后仿真。
3 Modelsim仿真的基本步驟
Modelsim的仿真主要有以下幾個步驟：
(1)建立庫并映射庫到物理目錄；
(2)編譯原代碼（包括 Testbench）；
(3)執(zhí)行仿真。
上述3個步驟是大的框架，前仿真和后仿真均是按照這個框架進(jìn)行的，建立modelsim工程對前后仿真來說都不是必須的。
3.1建立庫
在執(zhí)行一個仿真前先建立一個單獨(dú)的文件夾，后面的操作都在此文件下進(jìn)行，以防止文件間的誤操作。然后啟動Modelsim將當(dāng)前路徑修改到該文件夾下，修改的方法是點(diǎn)File->Change Directory選擇剛剛新建的文件夾見下圖。
圖3 新建文件夾
做前仿真的時候，推薦按上述建立新的文件夾。
做后仿真的時候，在 Quartus II 工程文件夾下會出現(xiàn)一個文件夾：工程文件夾\simulation\modelsim，前提是正確編譯 Quartus II 工程；因此，不必再建立新的文件夾了。
仿真庫是存儲已編譯設(shè)計單元的目錄，modelsim 中有兩類仿真庫，一種是工作庫，默認(rèn)的庫名為work,另一種是資源庫。Work庫下包含當(dāng)前工程下所有已經(jīng)編譯過的文件。所以編譯前一定要建一個work庫，而且只能建一個work庫。資源庫存放work庫中已經(jīng)編譯文件所要調(diào)用的資源，這樣的資源可能有很多，它們被放在不同的資源庫內(nèi)。例如想要對綜合在cyclone芯片中的設(shè)計做后仿真，就需要有一個名為cyclone_ver的資源庫。
映射庫用于將已經(jīng)預(yù)編譯好的文件所在的目錄映射為一個modelsim可識別的庫，庫內(nèi)的文件應(yīng)該是已經(jīng)編譯過的，在Workspace窗口內(nèi)展開該庫應(yīng)該能看見這些文件，如果是沒有編譯過的文件在庫內(nèi)是看不見的。
建立仿真庫的方法有兩種。一種是在用戶界面模式下，點(diǎn)File->New->Library出現(xiàn)下面的對話框，選擇a new library and a logical mapping to it,在Library Name內(nèi)輸入要創(chuàng)建庫的名稱，然后OK，即可生成一個已經(jīng)映射的新庫。另一種方法是在Transcript窗口輸入以下命令：
vlib work
vmap work work
圖4 建立仿真庫
如果要刪除某庫，只需選中該庫名，點(diǎn)右鍵選擇Delete即可。
需要注意的是不要在modelsim外部的系統(tǒng)盤內(nèi)手動創(chuàng)建庫或者添加文件到庫里；也不要modelsim用到的路徑名或文件名中使用漢字，因為modelsim可能無法識別漢字而導(dǎo)致莫名其妙的錯誤。
3.2編寫與編譯測試文件
在編寫Testbench之前，最好先將要仿真的目標(biāo)文件編譯到工作庫中，點(diǎn)Compile->Compile或 ，將出現(xiàn)下面的對話框，
圖5 編譯目標(biāo)文件
在Library中選擇工作庫，在查找范圍內(nèi)找到要仿真的目標(biāo)文件(Library選擇剛才建立的庫，查找范圍選擇目標(biāo)文件所在的文件夾)，然后點(diǎn)Compile和Done；或在命令行輸入vlog Counter.v。此時目標(biāo)文件已經(jīng)編譯到工作庫中，在Library中展開work工作庫會發(fā)現(xiàn)該文件。
當(dāng)對要仿真的目標(biāo)文件進(jìn)行仿真時需要給文件中的各個輸入變量提供激勵源，并對輸入波形進(jìn)行的嚴(yán)格定義，這種對激勵源定義的文件稱為Testbench，即測試臺文件。下面先講一下Testbench的產(chǎn)生方法。
方法一：我們可以在modelsim內(nèi)直接編寫Testbench，而且modelsim還提供了常用的各種模板。具體步驟如下：
⑴ 執(zhí)行File->New->Source->verilog，或者直接點(diǎn)擊工具欄上的新建圖標(biāo)，會出現(xiàn)一個verilog文檔編輯頁面，在此文檔內(nèi)設(shè)計者即可編輯測試臺文件。需要說明的是在Quartus中許多不可綜合的語句在此處都可以使用，而且testbench只是一個激勵源產(chǎn)生文件，只要對輸入波形進(jìn)行定義以及顯示一些必要信息即可，切記不要編的過于復(fù)雜，以免喧賓奪主。
⑵ Modelsim提供了很多Testbench模板，我們直接拿過來用可以減少工作量。在verilog文檔編輯頁面的空白處右鍵點(diǎn)Show Language Templates然后會出現(xiàn)一個加載工程，接著你會發(fā)現(xiàn)在剛才的文檔編輯窗口左邊出現(xiàn)了一個Language Templates窗口,見下圖。
圖6 應(yīng)用模板生成 Testbench文件
雙擊Creat Testbench會出現(xiàn)一個創(chuàng)建向?qū)�，見下圖。
圖7 創(chuàng)建向?qū)?/p>
選擇Specify Design Unit工作庫下，work工作庫下的目標(biāo)文件，點(diǎn)Next,出現(xiàn)下面對話框：
圖8 設(shè)置Testbench向?qū)?/p>
可以指定Testbench的名稱以及要編譯到的庫等，此處我們使用默認(rèn)設(shè)置直接點(diǎn)Finish。這時在Testbench內(nèi)會出現(xiàn)對目標(biāo)文件的各個端口的定義還有調(diào)用函數(shù)接下來，設(shè)計者可以自己往Testbench內(nèi)添加內(nèi)容了(有注釋的為添加的內(nèi)容)，然后保存為.v格式即可。按照前面的方法把Testbench文件也編譯到工作庫中。
圖9 生成及修改后的Testbench文件
方法二：在 Quartus II 內(nèi)編寫并編譯 Testbench ，之后將 Testbench 和目標(biāo)文件放在同一個文件夾下，按照前面的方法把 Testbench 文件和目標(biāo)文件都編譯到工作庫中之后。
PS：如果在工作庫中沒有該文件(在Testbench文件沒有端口的情況下)，則在Simulate——>Start Simulate卡片中去掉優(yōu)化選項，如下圖所示。之后再重新編譯，即可在工作庫中找到該文件。
圖10 去掉優(yōu)化選項
3.3執(zhí)行仿真
因為仿真分為前仿真和后仿真，下面分別說明如何操作。
⑴ 前仿真
前仿真，相對來說是比較簡單的。在上一步我們已經(jīng)把需要的文件編譯到工作庫內(nèi)了，現(xiàn)在我們只需點(diǎn)simulate->Start Simulation或快捷按鈕 會出現(xiàn)start simulate對話框。點(diǎn)擊Design標(biāo)簽選擇Work庫下的 Testbench 文件，然后點(diǎn) OK 即可，也可以直接雙擊 Testbench文件Counter_tb.v，此時會出現(xiàn)下面的界面。
圖11 start simulate
在主界面中會多出來一個Objects窗口，里面顯示 Testbench 里定義的所有信號引腳,在Workspace里也會多出來一個Sim標(biāo)簽。右鍵點(diǎn)擊Counter_tb.v,選擇Add->Add to Wave，如下圖所示。然后將出現(xiàn)Wave窗口，現(xiàn)在就可以仿真了，見下圖。
圖12 Wave窗口
窗口里面已經(jīng)出現(xiàn)了待仿真的各個信號，點(diǎn) 將開始執(zhí)行仿真到100ns,繼續(xù)點(diǎn)仿真波形也將繼續(xù)延伸，見下圖。
圖13 仿真波形
若點(diǎn) ，則仿真一直執(zhí)行，直到點(diǎn) 才停止仿真。
也可以在命令行輸入命令： run @1000
則執(zhí)行仿真到1000ns,后面的1000也可以是別的數(shù)值，設(shè)計者可以修改。在下一次運(yùn)行該命令時將接著當(dāng)前的波形繼續(xù)往后仿真。 至此，前仿真步驟完成。
⑵ 后仿真
這里是采用的Cyclone ii做的一個counter的例子。
后仿真與前仿真的步驟大體相同，只不過中間需要添加仿真庫(和所選器件及所有IP Core相關(guān))、網(wǎng)表和延時文件的步驟。
后仿真的前提是quartus已經(jīng)對要仿真的目標(biāo)文件進(jìn)行編譯，并生成modelsim仿真所需要的.vo文件(網(wǎng)表文件)和.sdo文件（時延文件），具體操作過程又有兩種方法，一種是通過Quartus調(diào)用Modelsim，Quartus在編譯之后自動把仿真需要的.vo文件以及需要的仿真庫加到modelsim中，操作簡單；一種是手動將需要的文件和庫加入modelsim進(jìn)行仿真，這種方法可以增加主觀能動性，充分發(fā)揮modelsim的強(qiáng)大仿真功能。
① 通過Quartus調(diào)用Modelsim
使用這種方法時首先要對Quartus進(jìn)行設(shè)置。 先運(yùn)行Quartus，打開要仿真的工程，點(diǎn)菜單欄的Assignments，點(diǎn)EDA Tool settings，選中左邊Category中的Simulation.，在右邊的Tool name中選ModelSim(Verilog),選中下面的Run Gate Level Simulation automatically after complication.見下圖。
圖14 對Quartus進(jìn)行設(shè)置
Quartus中的工程準(zhǔn)備好之后點(diǎn)擊start complication按鈕，此時modelsim會自動啟動，而quartus處于等待狀態(tài)（前提是系統(tǒng)環(huán)境變量中用戶變量中PATH要設(shè)置好modelsim安裝路徑,如：D:\Modeltech_6.3\win32）。在打開的modelsim的Workspace窗口中你會發(fā)現(xiàn)多了工作庫和資源庫，而且work庫中出現(xiàn)了需要仿真的文件。Modelsim自動將quartus生成的.vo文件編譯到work庫，并建立相應(yīng)的資源庫。如圖所示。
圖15 Quartus II 編譯之后自啟動modelsim
觀察庫，可以發(fā)現(xiàn)，多了verilog_libs庫、gate_work庫和work庫，但是在"工程文件夾\simulation\modelsim"下，只有verilog_libs和gate_work文件夾，為什么庫里面卻多了一個work庫呢？而且gate_work庫和work庫文件內(nèi)容相同！
gate_work 庫是Quartus II 編譯之后自動生成的，而work庫是modelsim默認(rèn)庫。仔細(xì)觀察二者路徑，二者路徑相同，均為gate_work文件夾，可知 modelsim 將 gate_work 庫映射到 work 庫。因此，在后續(xù)的工作中操作gate_work 庫或者 work 庫都能得到正確結(jié)果。
編寫測試臺程序Counter_tb.v ，最好放在生成的.vo文件所在的目錄，以方便在需要手動仿真時使用。點(diǎn)Compile在出現(xiàn)的對話框中選中Counter_tb.v文件，然后點(diǎn)Compile按鈕,編譯結(jié)束后點(diǎn)Done，這時在Work庫中會出現(xiàn)測試臺文件。如下圖所示。
圖16 編譯測試文件
點(diǎn)擊simulate->Start Simulation或快捷按鈕 會出現(xiàn)start simulate對話框。點(diǎn)擊Design標(biāo)簽選擇Work庫下的Counter_tb.v文件，然后點(diǎn)擊Libraries標(biāo)簽在Search Library中點(diǎn)擊Add按鈕，選擇仿真所需要的資源庫（如果不知道需要選擇哪個庫，可以先直接點(diǎn)Compile看出現(xiàn)的錯誤提示中說需要的庫名，然后再重復(fù)上述步驟）見下圖。
圖17 選擇仿真所需要的資源庫
再點(diǎn)start simulate對話框的SDF標(biāo)簽。在出現(xiàn)的對話框的SDF File框內(nèi)加入.sdo時延文件路徑。在Apply To Region框內(nèi)有一個“/”， 在“/”的前面輸入測試臺文件名，即“Counter_tb”，在它的后面輸入測試臺程序中調(diào)用被測試程序時給被測試程序起的名稱，本例中為“DUT”，見下圖。然后點(diǎn)OK。后面觀察波形與前仿真步驟相同。
圖18 添加.sdo文件
自動仿真和手動仿真的區(qū)別：
這種方法比較簡單，因為Quartus II調(diào)用Modelsim ，所以除了生成自動生成了modelsim仿真所需要的.vo文件(網(wǎng)表文件)和.sdo文件（時延文件）外，還生成了gate_work文件夾、verilog_libs文件夾；gate_work文件夾(可以叫工作庫，也可以叫編譯庫)下存放了已編譯的文件，verilog_libs文件夾下存放了仿真所需要的資源庫，上例是cycloneii_ver庫(文件夾)。而手動仿真則需要自己添加這些文件和庫。具體如下。
② 手動仿真
手動仿真需要自己添加文件和編譯庫，但可以充分發(fā)揮modelsim強(qiáng)大的仿真功能。操作時也要先對quartus進(jìn)行設(shè)置，設(shè)置與前面相同只是不要選中Run Gate Level Simulation automatically after complication。然后啟動modelsim，將當(dāng)前路徑改到"工程文件夾\simulation\modelsim"下。如下圖所示。
圖19 啟動modelsim
相比①中，這里少了一些庫(實(shí)際是verilog_libs庫、gate_work庫和work庫)，因此下面要添加一個庫。新建一個庫，此處默認(rèn)庫名為work，此時，"工程文件夾\simulation\modelsim"文件夾下出現(xiàn)了一個work文件夾，work庫下面沒有目標(biāo)文件和測試文件，即work文件夾下沒有任何文件，建庫的目的就是將編譯的文件都放在該庫里，即放在該文件夾下。編譯之前，還需要添加仿真所需要的資源庫cycloneii_atoms(用到EP2C8)，將D:\altera\90\quartus\eda\sim_lib目錄下的cycloneii_atoms文件復(fù)制到.vo所在的目錄，即"工程文件夾\simulation\modelsim"下。
如果按照①中的方法編寫testbench并同樣放在.vo所在的目錄，這時點(diǎn)Compile下的Compile或點(diǎn) 將會出現(xiàn)下面的對話框，將所選文件進(jìn)行編譯。
圖20 編譯所需文件和資源庫
編譯完成之后，work工作庫下多了很多文件，同樣work文件夾下也多了很多文件(夾)，建庫的目的可見一斑，其中有Counter_tb測試文件和counter目標(biāo)文件。點(diǎn)擊simulate->Start Simulation或快捷按鈕 會出現(xiàn)start simulate對話框。這里和①相比只有Libraries標(biāo)簽在Search Library時不一樣，其余2項都一樣。Libraries標(biāo)簽在Search Library的設(shè)置如下圖。
圖21 選擇仿真所需要的資源庫
后面的觀察波形步驟跟前面一樣。
四、觀察波形的一些方法和技巧。
4.1 手動創(chuàng)建輸入波形(待定)
對于復(fù)雜的設(shè)計文件，最好是自己編寫testbench文件，這樣可以精確定義各信號以及各個信號之間的依賴關(guān)系等，提高仿真效率。
對于一些簡單的設(shè)計文件，也可以在波形窗口自己創(chuàng)建輸入波形進(jìn)行仿真。具體方法是鼠標(biāo)右擊work庫里的目標(biāo)仿真文件counter.v，然后點(diǎn)create wave，彈出wave default窗口。如下圖所示。
圖22 Add to Wave
在wave窗口中選中要創(chuàng)建波形的信號，如此例中的CLK，然后右鍵點(diǎn)擊，選擇Create/Modify/Wave項出現(xiàn)下面的窗口：
圖23 設(shè)置輸入波形
在Patterns中選擇輸入波形的類型，然后分別在右邊的窗口中設(shè)定起始時間、終止時間以及單位，再點(diǎn)Next出現(xiàn)下面的窗口，我們把初始值的HiZ改為0，然后修改時鐘周期和占空比，然后點(diǎn)Finish。
圖24 設(shè)置輸入波形
接著繼續(xù)添加其他輸入波形，出現(xiàn)下面的結(jié)果。前面出現(xiàn)的紅點(diǎn)表示該波形是可編輯的。后面的操作與用testbench文本仿真的方法相同 。
圖25 仿真波形
4.2 觀察特定信號波形
如果設(shè)計者只想查看指定信號的波形，可以先選中objects窗口中要觀察的信號，然后點(diǎn)右鍵選擇Add to Wave->Selected signals,見下圖，那么在Wave窗口中只添加選中的信號。
圖26 查看特定信號波形
4.3 保存和導(dǎo)入波形文件(待定)
如果要保存波形窗口當(dāng)前信號的分配，可以點(diǎn)File->Save,在出現(xiàn)的對話框中設(shè)置保存路徑及文件名，保存的格式為.do文件。
如果是想導(dǎo)出自己創(chuàng)建的波形（在文章最后有詳細(xì)的解釋）可以選擇File->Export Waveform在出現(xiàn)的對話框中選擇EVCD File并進(jìn)行相關(guān)設(shè)置即可。
如果導(dǎo)入設(shè)計的波形選擇File->Import ECVD即可。
4.4 Dataflow窗口觀察信號波形
在主界面中點(diǎn)View->Dataflow可以看到會出現(xiàn)dataflow窗口，在objects窗口中拖一個信號到該窗口中，你會發(fā)現(xiàn)在dataflow窗口中出現(xiàn)你剛才選中信號所在的模塊，如果雙擊模塊的某一引腳，會出現(xiàn)與該引腳相連的別的模塊或者引線，見下圖。
圖27 Dataflow窗口
在dataflow窗口中點(diǎn)View->Show Wave，會在dataflow窗口中出現(xiàn)一個wave窗口，雙擊上面窗口中的某一模塊，則在下面的wave窗口中出現(xiàn)與該模塊相連的所有信號，如果已經(jīng)執(zhí)行過仿真，在wave窗口中還會出現(xiàn)對應(yīng)的波形，見下圖。
圖28 Dataflow窗口觀察仿真波形
在波形窗口中拖動游標(biāo)，上面模塊的引腳信號的值也會隨著游標(biāo)當(dāng)前位置的改變而改變。
如果要在modelsim中修改原設(shè)計文件，在文檔頁面點(diǎn)擊右鍵，取消Read Only，即可修改，修改后繼續(xù)仿真。如果想結(jié)束仿真可以點(diǎn)Simulate->End Simulation,或直接在命令行輸入quit -sim，此時quartus也會顯示結(jié)束所有編譯過程。
五、 一些說明
關(guān)于在testbench里使用`timescale的問題
`timescale 是編譯器指令，用來定義時延精度和時延單位，命令格式為
`timescale time_unit/time_precision
其中time_unit定義時延單位，即后面模塊中出現(xiàn)的時延數(shù)值的單位，time_precision定義時延精度。例如
`timescale 1ns/100ps 表示時延單位為1ns，時延精度為100ps。
如果后面有語句 #5.22 a=1;
此時時延值5.22ns應(yīng)該對應(yīng)為5.2ns，因為精度為0.1ns。
如果設(shè)計中多個模塊帶有自身的`timescale，編譯時模擬器總是定義在所有模塊的最小時延精度上，并且所有模塊中的時延都自動地?fù)Q算為到最小試驗精度上。
附錄：
Counter源代碼：
`timescale 1ns/100ps
module Counter (
input CLK,
input RST_N,
output [3:0] CNT
);
reg [3:0] cnt;
assign CNT = cnt;
always@(posedge CLK, negedge RST_N) begin
if (!RST_N)
cnt <= #5 4'h0;
else
cnt <= #0 cnt + 1'b1;
end
endmodule
Counter_tb源代碼：
`timescale 1ns/100ps
module Counter_tb ;
wire [3:0] CNT ;
reg RST_N ;
reg CLK ;
Counter
DUT (
.CNT (CNT ) ,
.RST_N (RST_N ) ,
.CLK (CLK ) );
//http://wenku.baidu.com/view/cd93f34ecf84b9d528ea7a95.html
initial begin
#0 CLK = 1'b0;
RST_N = 1'b0;
#5 RST_N = 1'b1;
end
// 50MHz
always #10 CLK = ~CLK;
喜歡 
頂
難過
囧
圍觀
無聊
